Verilog UDP 基础知识

门级建模中介绍的内置门单元，例如 and，or , nor 等，均属于 Verilog 自带的一整套标准原语，即通常所说的内置原语。

此外，Verilog 还为用户提供了自己编写原语的能力，这种原语就是用户自定义原语（User Defined Primitive，简称 UDP）。

在 UDP 中，不能调用其他 module 或 primitive，调用方式和门级原语完全相同。

UDP 类型主要有以下 2 种，后面将逐一介绍。

组合逻辑 UDP：输出仅取决于输入信号的组合逻辑。
时序逻辑 UDP：下一个输出值不但取决于当前输入值，还取决于当前的内部状态。

1. UDP 定义

UDP 的定义不依赖于模块定义，因此可以出现在模块定义外，也可以单独在文件里定义。

UDP 格式定义如下：

primitive UDP_name (
  output_name,
  list_of_input) ;

  output_declaration ;
  list_of_input_declaration ;
  [reg_declaration] ;
  [initial_statement] ;
  
  table
    list_of_table_entries ;
  endtable
endprimitive

2. UDP 说明

端口声明:

1、端口声明部分和 module 类似，可以在端口列表声明时只列出端口信号然后在 primitive 实体中说明其类型，也可以直接在端口列表声明时就指明其类型。
2、输入端口只能采用标量（即 1 位），允许有多个输入端口。
3、输出端口只允许有一个标量（即 1 位），且输出端口必须出现在端口列表的第一个位置。绝对不允许有多个输出端口。
4、输出端口用 output 关键字说明，时序逻辑 UDP 需要保存状态，则其输出端口还需要声明为 reg 类型。
5、UDP 不支持 inout 端口类型。

初始化

可以用 initial 语句对时序逻辑 UDP 的输出端口（reg 类型）进行初始化，该语句是可选的。

状态表

1、UDP 状态表是 UDP 中最重要的部分，用关键字 table 声明，它定义了如何根据输入状态和当前状态得到输出值，类似于逻辑真值表。
2、状态表的项可以为 0，1，或 x。UDP 不能处理 z 值，所以传递给 UDP 的 z 值会被当做 x 处理。

下一章：Verilog 组合逻辑 UDP

1. 与非门实例组合逻辑 UDP 中，状态表规定了不同的输入组合和相对应的输出值，没有指定的任意组合输出值为 x。一个简单的与非门 UDP 可以表示如下：primitive nand_my(ou ...

上一章：Verilog 门延迟

下一章：Verilog 组合逻辑 UDP